module mux8_to_1(
	input wire input_1,input_2,input_3,input_4,input_5,input_6,input_7,input_8,
	input wire s1,
	input wire s2,
	input wire s3,
	output reg output_data); 
	
	wire output_data_1,output_data_2;
	mux4_to_1 mux_1(.input_1(input_1),.input_2(input_2),.input_3(input_3),.input_4(input_4),.s1(s1),.s2(s2),.output_data(output_data_1),.enable((1-s3)));
	
	mux4_to_1 mux_2(.input_1(input_4),.input_2(input_5),.input_3(input_6),.input_4(input_7),.s1(s1),.s2(s2),.output_data(output_data_2),.enable(s3));
	
	always @(output_data_1 or output_data_2) begin
		if (s3==0) begin
			output_data = output_data_1;
		end
		else begin
			output_data = output_data_2;
		end
	end
	
endmodule
